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利用verilog設計8位元加減法器?

發問者信維（Lv.1）・2021 年 3 月 20 日・程式設計

我是Verilog初學者想請問版上各位大大該如何用Verilog,Gate Level,設計出一個8位元的加減法器找了很久的資料還是沒有頭緒目前只做出加法的部分也不太確定這樣是否可以完成我的目標

本題當年無人回答

這則提問從 2021 年發出後，直到知識+ 在 2021 年 5 月關站，都沒有等到任何一則回答。它就這樣留在這裡。

電腦與網際網路裡有人回答的問題

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